EDA考试复习试题及答案

EDA考试即将开启序幕，不知道做为考生的你准备好了吗?在此小编收集了一些复习题，供大家参考练习之用。

　　一、选择题：(20分)

1.下列是EDA技术应用时涉及的步骤：

A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合

请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：

A → ___F___ → ___B__ → ____C___ → D → ___E____

的可编程主要基于A. LUT结构 或者 B. 乘积项结构：

请指出下列两种可编程逻辑基于的可编程结构：

FPGA 基于 ____A_____

CPLD 基于 ____B_____

3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A. FPGA B. CPLD 两类器件：

一位热码 状态机编码方式 适合于 ____A____ 器件;

顺序编码 状态机编码方式 适合于 ____B____ 器件;

4.下列优化方法中那两种是速度优化方法：____B__、__D__

A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化

单项选择题：

5.综合是EDA设计流程的'关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中，___D___是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件;

B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束;

C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D. 综合是纯软件的转换过程，与器件硬件结构无关;

6.嵌套的IF语句，其综合结果可实现___D___。

A. 条件相与的逻辑

B. 条件相或的逻辑

C. 条件相异或的逻辑

D. 三态控制电路

7.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。D

A. idata <= “00001111”;

B. idata <= b”0000_1111”;

C. idata <= X”AB”;

D. idata <= B”21”;

8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。

A. if clk’event and clk = ‘1’ then

B. if falling_edge(clk) then

C. if clk’event and clk = ‘0’ then

clk’stable and not clk = ‘1’ then

9.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___

A. ROM B. CPLD C. FPGA

　　二、EDA名词解释，(10分)

写出下列缩写的中文(或者英文)含义：

专用集成电路

现场可编程门阵列

复杂可编程逻辑器件

电子设计自动化

知识产权核

单芯片系统